FPGA和CPLD數字電路設計的詳細資料説明

資料大小: 1.11 MB

所需積分: 0

下載次數:

用户評論: 0條評論,查看

上傳日期: 2021-01-20

上 傳 者: 易水寒他上傳的所有資料

資料介紹

標籤:數字電路(833)cpld(1076)fpga(12434)

數字電路的設計中,時序設計是一個系統性能的主要標誌,在高層次設計方法中,對時序控制的抽象度也相應提高,因此在設計中較難把握,但在理解RTL電路時序模型的基礎上,採用合理的設計方法在設計複雜數字系統是行之有效的,通過許多設計實例證明採用這種方式可以使電路的後仿真通過率大大提高,並且系統的工作頻率可以達到一個較高水平。

用户評論

查看全部 條評論

發表評論請先 , 還沒有賬號?免費註冊

發表評論

用户評論
技術交流、我要發言! 發表評論可獲取積分! 請遵守相關規定。
上傳電子資料